摘要：应用FPGA设计数字电路时，芯片的运行速度优化与资源利用优化常常是相互矛盾的。以Viterbi译码器中加比选单元（ACS）的设计为例，对采用传统方法和流水线技术方法的设计进行对比，显示采用流水线技术的设计方法在占用较小系统资源情况下可以获得更高的系统运行速度，更适用于FPGA的数字电路设计。
　　关键词：流水线技术;FPGA;ACS;Viterbi
　　Abstract： When using FPGA to design digital circuit， the optimization of the operation speed and resource utilization of the chip is often contradictory. In this paper， taking the design of add compare select unit （ACS） of Viterbi decoder as an example， compares the design of traditional approach with the design of pipeline technology method， the result showed that the pipelining design method can get higher system running speed with less system resource occupation， more suitable for FPGA digital circuit design.
　　Key words： pipeline technology; FPGA; ACS; Viterbi
　　0引言
　　FPGA（FieldProgrammableGateArray）以其可重构与现场可编程的灵活性被人们所接受，相比于ASIC而言，有着更短的开发周期和更小的前期研发资金投入，在原型板的开发中占据着重要的地位，获得了越来越多的人的青睐[1]。但是EDA技术面对超大规模可编程器件PPGA进行系统设计时，面向芯片运行速度和面向芯片占用面积的两种选择常常是相互矛盾的。对速度指标进行优化的设计，往往占用较多的芯片资源;而对芯片面积指标进行优化的设计，一般难以摆脱系统速度下降的代价。随着深亚微米半导体制造工艺的不断创新和百万门可编程器件的不断推出，系统速度指标的意义日趋重要，采用流水线技术只需增加少量硬件，便可以大大提高系统速度[2]。
　　1流水线技术的应用原理
　　流水线设计就是把规模较大、层次较多的组合逻辑电路分为几个级别，在每一级插入寄存器组暂存中间数据。例如K级的流水线就是从组合逻辑的输入到输出恰好有K个寄存器组（分为K级，每一级都有一个寄存器组），上一级的输出是下一级的输入而又无反馈的电路。
　　流水线结构电路属于同步时序电路，在同步系统中，时钟速度越快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就越大[3]。对于同步系统的时钟速率计算公式。
　　其中：Tco是数据输出的延时，Tdelay是组合逻辑的延时，Tsetup是触发器的建立时间。
　　在本例中（图2）ACS的延时就是Tdelay，ACS前级输入的锁存输出时间就是Tco，ACS的建立时间就是Tsetup。在FPGA中，由于Tco和Tsetup是由具体的器件和工艺决定的，芯片型号一旦选定，Tco和Tsetup也就固定不变了，因此设计电路时只可以改变Tdelay。所以缩短Tdelay是提高同步电路速度的关键，而在Viterbi译码器的设计中不只有一级锁存，要使电路工作稳定，时钟周期必须满足最大延时要求，缩短最大延时路径，才可以提高电路的工作频率。在应用流水线技术时，如图1所示可以把较大组合逻辑分解为较小的几块，中间插入寄存器，在图1的下半部分，系统的最高工作频率决定于两个组合逻辑延时的最大值，因此，在系统的设计中应尽量减小这个最大值，这样可以提高电路的工作频率。

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