2系统设计实现
　　下面以Viterbi译码器中的ACS（加比选单元）的设计为例，对比分析采用流水线设计和不采用流水线设计性能和资源占用的差异。
　　2.1直接实现
　　ACS是Viterbi译码器核心部分，图2为ACS的组成逻辑结构图，主要完成度量值的加比选，具体的工作过程是：得到BMU单元送过来的分支度量值和分支状态值之后，将相应的分支状态值对应的度量值从度量存储单元取出来再相加，比较两种状态度量值的大小，将小的度量值存入次态的地址并更新原有的度量值。
　　直接按照图2的逻辑关系用Verilog语言描述形成ACS模块，包括一个加法器、一个比较器和一个多路选择器，将其下载到EPF10KE30ETC144-1上，得到的部分参数如下：
　　最大延时为18.2ns，工作频率为86.7MHz，占用55个逻辑单元。
　　由此可以看出，直接实现该电路整个运算至少需要经过3级门延时，即使用5ns延时的器件运算最快也需要15ns相应的工作速度为66.7MHz，随着相关位数的增加速度还将随之降低。
　　2.2三级流水线实现
　　用组合逻辑的方式直接生成的ACS的电路延时主要集中在两个加法器和一个比较器上。
　　延时的粗略计算式如下：
　　其中，Tadd为加法器的延时，Tc为比较器的延时，Tx为多路选择器的延时，主要延时为Tadd和Tc。
　　在ACS中应用流水线技术，可以把ACS的大的组合逻辑延时分成三个较小的组合逻辑，分别是加法组合逻辑、比较组合逻辑和多路选择组合逻辑，它们的延时比较平均，有利于提高ACS的整体工作频率，因为系统的最高频率决定于系统中的最大延时，然后在三个小的组合逻辑中间加入寄存器，这样就得到流水线结构的ACS框图，如图3所示。
　　其运算过程是对每一步运算结果进行锁存，按照时钟的节拍逐步完成运算的全过程，虽然每组输入值需要经过三个节拍才能得到运算结果，但是由于每个节拍都有一组新值输入到下一级运算电路，每级运算电路上都有一组数据同时进行运算，所以总的来看，每步运算花费的时间只有一个时钟周期。将采用流水线结构的ACS下载到在EPF10KE30ETC144-1，得到的部分参数如下：
　　最大延时6.9ns，工作频率153.84MHz，占用63个逻辑单元。
　　与没有采用流水线时相比，工作频率提高了65.5MHz，输出延时缩短了11.3ns，而从资源占用上来看，仅仅多占用了8个逻辑单元，可见在FPGA上采用流水线代价还是较小的。
　　3结论
　　通过上面分析可以看出，采用流水线技术对Viterbi译码器中的ACS进行设计，提高了数字系统运行速度，并不会增加太多的系统资源占用量，有效解决了应用FPGA进行数字电路设计中选择芯片的运行速度优化与资源利用优化之间相互矛盾的问题。所以流水线技术是提高数字系统运行速度的一种有效方法，其设计的关键在于整个时序的合理安排[4]，这对于实施性要求高，运算量大的系统（例如DDS[5]）流水线方法尤其适用。

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