（1）对接收向量[R]的前[n]个比特进行硬判决，得到硬判决序列[Y=y1，y2，…，yn]，判决规则为：

　　[yi=1，ri>00，ri≤0]（4）

　　（2）根据接收向量[R]选择[p]个最不可靠的位置。最不可靠位置的选取原则为：选取[R]中绝对值最小的[p]个元素所在的位置。

　　（3）产生[2p]个测试图样[T=Tjj=1，2，…，2p，]每个测试图样的长度均为[n，]并且[T]包含所有上述[p]个位置为0或1、其余位置均为0的二元向量。

　　（4）确定[2p]个扰动序列：

　　[Zj=Tj+Y，j=1，2，…，2p]（5）

　　（5）对于每个扰动序列进行代数译码，得到译码结果[Cj]。

　　（6）计算[Cj]与[R]之间的度量即它们之间的欧氏距离：

　　[mj=-]（6）

　　（7）选择[mj]中的最小者对应的码字作为最大似然码字[D]，记相应的度量为[mD]，即：

　　[D=Ck，k=argminmj]（7）

　　（8）对于每个码元位置i（i=1，2，3，…，n+1），在[Cj]中搜索码字[D]的竞争者，即[Cji≠Di]的码字。若存在多个，则选择度量值最小的作为竞争者，记[D]的竞争者的度量为[mC]（需要说明的是[Cj]中可能不存在[D]的竞争者）。

　　（9）计算位置i的边缘信息，方法如下：

　　①若存在[D]的竞争者，则：

　　[wi=2Di-1mC-mD-ri]（8）

　　②若不存在[D]的竞争者，则：

　　[wi=2Di-1β]（9）

　　式中[β]为预先指定的修正系数。

　　（10）对先验信息进行修正：

　　[ri=ri+αwi]（10）

　　根据上面的译码过程可以得到TPC的核心模块——Chase算法的译码流程，如图3所示。

　　图3Chase算法译码流程

　　3译码器设计及FPGA实现

　　在本方案中，[x]和[y]方向上的TPC子码选用（32，26，6）的扩展汉明码，[z]方向上的TPC子码选用（4，3，2）的偶校验码，最不可靠位置数[p=4，]迭代次数设为5次，[α=0.5，][β=1]，[λ1=λ2=1。]在此条件下，3D?TPC的译码性能如图4所示。从图4中可以看出，当SNR=1.5dB，其误码率可以达到10-6量级，显示了3D?TPC卓越的译码性能。

　　图43D?TPC的译码性能

　　三维TPC译码器的硬件实现方案如图5所示。图5显示的是1次迭代的过程，如果迭代5次，可以将图5代表的模块例化5次。

　　下面分别说明图5中各模块的作用。

　　FIFO：存放z方向软输入信息；

　　RAM1：存放接收向量[[R]；]

　　RAM2：存放z和x方向软输出[[Rz，x（m）]，]同时也是x和y方向软输入[[Rx，y（m）]；]

　　RAM3：存放x方向边缘信息[[Wx（m）]；]

　　RAM4：存放y方向软输出信息[[Ry（m）]；]

　　ROM1和ROM2：存放汉明码错误图样；

　　加法器：将y方向软输出和x方向边缘信息相加，输出即为z方向软输入；

　　译码控制器：控制三个方向译码器的工作时序以及各个存储器的读写过程。

　　图5中，软输入信息被量化为16b，先进入FIFO缓存，在译码控制器的控制下将RAM1中的接收向量与FIFO中的数据读出送入z方向译码器，译码软输出信息存放在RAM2中。紧接着，在译码控制器的控制下将RAM1中的接收向量与RAM2中的软信息读出送入x方向译码器，译码软输出信息存放在RAM2中。y方向的译码过程与x方向一样。最后将y方向软输出和x方向边缘信息分别从RAM4和RAM3中读出相加，即得z方向软输入，既而完成一次迭代译码过程。

　　采用图5所示的三维TPC译码器实现方案在XilinxVirtex6实验平台上作了仿真测试，综合结果如表1所示，最大工作频率为160.77MHz。

　　表1三维TPC译码器实现方案资源使用量

　　[FPGA资源＼&已用＼&可用＼&利用率/%＼&NumberofSliceRegisters＼&57255＼&455040＼&12＼&NumberofSliceLUTs＼&41070＼&227520＼&18＼&NumberofoccupiedSlices＼&16885＼&56880＼&29＼&NumberofbondedIOBs＼&21＼&600＼&3＼&NumberofRAMB18E1/FIFO18E1s＼&265＼&832＼&31＼&NumberofBUFG/BUFGCTRLs＼&1＼&32＼&3＼&NumberofSTARTUPs＼&1＼&1＼&100＼&]

　　4结语

　　本文基于Xilinx公司的Virtex6系列的xc6vlx365t?1ff1156芯片采用Chase算法实现了三维TPC的迭代译码，该TPC的三个分量码分别为（32，26，6），（32，26，6），（4，3，2）。当系统时钟为160.77MHz时，其译码信道速率可达37.10Mb/s。通过修改程序中的参数，本设计可以实现任意码率、任意码长的三维TPC译码。

　　参考文献

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　　[9]弥宪梅，沈蕾.Turbo乘积码译码的FPGA实现[J].电信技术研究，2008（6）：31?35.

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